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集成電路設計技術發(fā)展趨勢分析

Tag：集成電路  
    內(nèi)容提示：集成電路設計的初期，是從物理版圖入手，以元件級（即晶體管）為基礎，這種原始的設計方法使得芯片產(chǎn)品的集成度和復雜度都難以提高，其開發(fā)周期也特別長，不適合電子市場飛速發(fā)展的需求。
    上世紀80 年代，隨著半導體行業(yè)的發(fā)展，尤其是EDA 工具技術的出現(xiàn)，集成電路設計開始以標準單元庫（Cell Library）為基礎。標準單元庫一般由常用的門電路、邏輯電路、觸發(fā)器、驅(qū)動電路等標準單元組成，并形成標準的邏輯符號庫、功能參數(shù)庫和版圖庫。單元庫中的每個標準單元均具有相同的高度，而寬度則視單元的復雜程度而有所不同。盡管以單元庫為基礎的設計規(guī)模有所增大，芯片產(chǎn)品的集成度和復雜度都有所提高，但因單元庫中單元較小的限制，其設計效率仍然難以大幅度提高。
    上世紀90 年代，隨著中大規(guī)模集成電路的發(fā)展以及EDA工具的進一步發(fā)展，集成電路設計開始以RTL 級（Register Transfer Level，寄存器傳輸級）為基礎。RTL 級是按電路的數(shù)據(jù)流進行設計，以寄存器（Register）為基本構(gòu)成單位，對數(shù)據(jù)在寄存器之間的流動和傳輸使用代碼描述。RTL 級以Verilog 和VHDL 等為設計語言，與工藝無關，容易理解，移植性好，可以充分利用已有的設計成果，集成電路的集成度和復雜度進一步提高，產(chǎn)品研發(fā)周期進一步縮短。但是，由于RTL 代碼復雜、管理困難、驗證難度大且時間長，基于RTL 的設計方法限制了集成電路在性能、集成度、復雜度等的進一步提高。
進入21 世紀，由于實時控制、計算機、通信、多媒體等技術的加速融合，
    對系統(tǒng)規(guī)模、性能、功耗、產(chǎn)品開發(fā)時間、生命周期等提出了愈來愈高的要求，使得半導體行業(yè)逐步向超大規(guī)模集成電路發(fā)展，尤其是EDA 工具技術的飛速發(fā)展以及第三方獨立IP 核的出現(xiàn)，集成電路設計開始以IP 核為基礎。IP 核是一種預先設計好的甚至已經(jīng)過驗證的具有某種確定功能的集成電路。IP 核有三種類型：提供行為描述的“軟IP 內(nèi)核（soft IP core）”、完成結(jié)構(gòu)描述的“固IP 內(nèi)核（firmIP core）”和基于物理描述并經(jīng)過生產(chǎn)工藝驗證的“硬IP 內(nèi)核（hard IP core）”。這相當于集成電路的毛坯、半成品和成品的設計技術。因此，IP 核具有RTL 所有不具備的優(yōu)點，其本身通常是經(jīng)過成功驗證，可供用戶直接進行集成設計。IP核設計方法的采用，使得超大規(guī)模集成電路的設計成為可能，芯片產(chǎn)品的性能、集成度和復雜度等都可以大幅度地提高，產(chǎn)品研發(fā)周期進一步縮短。至此，集成電路的設計真正步入快速發(fā)展的軌道。目前，市場上SoC 產(chǎn)品的設計基本上采用該方法，本公司亦基本上采用該技術方法進行相關芯片的設計。


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